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默认当摩尔定律在3nm、2nm的物理极限前撞上“量子墙”和“经济墙”时，华为半导体业务部总裁何庭波在ISCAS 2026的讲台上抛出了一个新的答案——“τ（韬）定律”。《人民日报》说，“这是中国企业首次在全球半导体领域提出指导产业发展的新原则。”外媒也报道，将其誉为“时代的转折”。
我们来看看τ（韬）定律是如何为智能驾驶按下加速键的。
“几纳米”为什么在智驾这里失灵了？
芯片“小”只是手段，“快”才是目的。但是，何庭波在论文中写得很明白，这种方法已经达到了物理和经济两个方面的极限：一方面，由于量子隧穿效应，路窄到车辆根本没法走；另一方面，修路的成本更是天价，一座3nm晶圆厂动辄要“百亿元补贴”。
智驾域的核心瓶颈，从来不只是单颗芯片算得有多快，还在于数据在系统中搬运的速度。激光雷达每秒吐出几百万个点云，摄像头不间断地记录，这些数据要经过预处理、感知融合、路径规划、底盘控制，每一个环节都在“等”。
何庭波团队发现了一个关键数字：大型AI集群超80%的能耗用于数据搬运，超70%的成本投入到了存储设备。算力的瓶颈不在于计算，而在于传输。
这个发现直接改变了华为的技术路线——不再盯着“晶体管能做多小”，而是问“信号从A到B要多久”。这就是τ的核心：不看空间看时间，不看尺寸看延迟。华为要做的，就是把每一层耽误的时间都压缩一遍。
“换道超车”的底层逻辑
真正让智驾圈炸锅的，是何庭波在这套框架里标注的一组数字。
她在论文中把不同应用场景的“年迭代倍率”分为三档：手机这类功耗敏感设备，1.3倍/年；自动驾驶这类安全关键型系统，1.5倍/年；纯AI算力场景，10倍/年。自动驾驶被单独拎出来，作为一条独立的赛道。1.5倍/年意味着，如果这个节奏能持续，三年后，智驾域控的整体效率是现在的3到4倍。而且是系统层面的整体提升，不只是单颗芯片算力的堆叠。3到4倍不仅意味着车比人反应快，而且是压倒性地快。这可能是智驾芯片领域第一次有人给出这么明确的“进化表”。
目前，τ（韬）定律的核心应用成果，叫逻辑折叠（LogicFolding）。传统芯片的所有电路都铺在同一层平面，信号要从一端跑到另一端，距离很远。逻辑折叠不在二维平面死命挤晶体管，而是像折纸一样，将原本横向长距离的电路走线“折叠”成垂直的短路径。目前，逻辑折叠的数据：晶体管密度提升55%，性能核能效提升41%，峰值主频提升13%，达到3.1GHz。何庭波在论文中坦率地说，这“仅相当于保守版落地方案，未实现全芯片覆盖”。按照路线图，未来10年将从局部折叠升级为三层、四层乃至全尺寸多层折叠。
这些数字和智驾有什么关系？举一个最直观的例子：功耗。目前，主流智驾域控，比如双Orin-X方案，满载功耗在100W上下。逻辑折叠带来的能效提升，意味着使用同样的算力，功耗可以砍掉近三分之一。未来的智驾域控不再需要为了散热而牺牲体积，也不再需要为了算力而牺牲续航。再说成本。如果同制程的芯片算力密度提升，那就意味着要么用更少的芯片达到同样的算力，要么以同样的成本堆出更高的算力。
当然，τ定律目前也存在诸多问题。何庭波在论文中列了几道坎。最大的两道：EDA工具链缺失和能耗约束。但是，τ定律释放的信号已经很清晰了：自动驾驶，已经被华为定义为τ缩放的核心应用场景之一。（摘选自AutoLab）
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